TSMC NVIDIA empacotamento avançado: CoWoS e SoIC em 2026

O ecossistema de semicondutores vive uma transformação estrutural em 2026. Se antes o avanço da litografia era o principal motor de performance, agora o TSMC NVIDIA empacotamento avançado emergiu como o novo campo de batalha da indústria de chips. A Taiwan Semiconductor Manufacturing Company não é apenas a líder absoluta em nós de processo — com ~90% dos chips de ponta do mundo — mas também detém o domínio tecnológico em CoWoS, SoIC e InFO, as três frentes do seu ecossistema 3DFabric. Para profissionais de TI, gestores de infraestrutura e arquitetos de data centers, entender essa dinâmica deixou de ser curiosidade acadêmica: é um fator determinante de custos, prazos e viabilidade de projetos de inteligência artificial.

A era da IA generativa redefiniu a relação entre fundição e empacotamento. O gargalo que travava a oferta de aceleradores como as GPUs NVIDIA H100, H200, B200 e a família Rubin não era a litografia em si, mas a capacidade de interconectar a GPU ao HBM (High Bandwidth Memory) no mesmo substrato de silício com precisão micrométrica. Cada acelerador de IA moderno é, na prática, um sistema integrado em um único package: múltiplos dies de computação, múltiplas pilhas de memória de alta largura de banda e uma rede de interconexão interna que precisa operar com integridade de sinal impecável em frequências elevadíssimas.

O anúncio recente de que a TSMC atingiu 98% de yield em alguns produtos empacotados via CoWoS, conforme declarado pelo vice-presidente de Advanced Packaging Technology and Services, Ho Chun, chega em um momento crítico. A demanda por aceleradores de IA continua superando a oferta, os preços de wafers de ponta seguem em alta — com o nó N2 estimado acima de US$ 30 mil por wafer — e a diversificação geográfica das fábricas avança em ritmo acelerado nos EUA, Japão e Alemanha. Neste post técnico, você vai entender o que é o empacotamento avançado da TSMC, por que ele se tornou o coração da infraestrutura de IA, como ele impacta a NVIDIA e todas as cadeias de suprimento, e o que isso significa para decisões de compra no mercado brasileiro.

Como alguém que acompanha diariamente a interseção entre litografia, packaging e infraestrutura de data centers, vou detalhar cada camada dessa história: dos números de yield do CoWoS ao roadmap do SoIC, das pressões geopolíticas sobre Taiwan à escassez de HBM3E e HBM4, e das implicações para servidores de treinamento e inferência até o impacto cambial e logístico para empresas brasileiras que dependem de GPUs importadas. Ao final, a equipe da JRT Technology Solutions compartilha recomendações práticas para planejar ciclos de atualização de hardware em um cenário de restrição de oferta.

O anúncio: TSMC NVIDIA empacotamento avançado atinge 98% de yield no CoWoS

A informação veio à tona por meio do Economic Daily, de Taiwan, e foi repercutida por veículos como Wccftech. O vice-presidente de Advanced Packaging Technology and Services da TSMC, Ho Chun, confirmou que a fundição atingiu 98% de yield em produtos de IA empacotados via CoWoS que utilizam tecnologia com tamanho de retículo de 5,5x. Em termos práticos, isso significa que de cada 100 packages processados, apenas 2 apresentam defeitos — um patamar de maturidade industrial que poucos processos no mundo conseguem sustentar em produção de alta escala, especialmente quando falamos de interposers de silício que precisam alinhar milhares de microbumps com precisão submicrométrica.

Mas o dado mais estratégico do anúncio é o roadmap de expansão dimensional. A TSMC planeja ampliar a tecnologia CoWoS para retículos de 14x até 2029. O “reticle size” (tamanho do retículo) é a unidade que define o limite físico da área útil de um die em uma máquina de litografia EUV. Um interposer de 5,5x reticle já permite integrar uma GPU de grande porte com múltiplas pilhas HBM — algo impensável em processos convencionais. Um retículo de 14x, por sua vez, abriria caminho para sistemas em package ainda mais complexos, com dezenas de dies, memória e blocos de E/S interconectados vertical e horizontalmente, aproximando-se do conceito de wafer-scale integration que empresas como a Cerebras vêm explorando em nichos específicos.

O yield de 98% não é um detalhe cosmético: ele tem impacto direto na viabilidade econômica de aceleradores de IA cujo preço unitário pode ultrapassar US$ 40 mil. Em processos de packaging complexos, cada ponto percentual de yield perdido representa dezenas de milhões de dólares em desperdício ao longo de um trimestre. Atingir 98% em um interposer de 5,5x reticle indica que a TSMC não apenas domina a litografia de ponta, mas também a engenharia de materiais, termomecânica e processos de pick-and-place que fazem o empacotamento avançado funcionar em escala industrial. Para a NVIDIA, que depende quase exclusivamente dessa capacidade para suas GPUs de data center, o anúncio é um sinal relevante de alívio parcial na restrição de oferta — ainda que a demanda continue muito acima da capacidade instalada.

É importante destacar que o CoWoS não é uma tecnologia única, mas uma família com variantes como CoWoS-S (interposer de silício), CoWoS-R (interposer orgânico com RDL) e CoWoS-L (híbrida com LSI — local silicon interconnect). Cada uma atende a perfis diferentes de custo, densidade de interconexão e tamanho de retículo. O anúncio de Ho Chun se refere especificamente a produtos de IA de alta complexidade, o que inclui as gerações mais recentes de GPUs NVIDIA e aceleradores customizados usados por hyperscalers como Google, AWS e Microsoft.

O que é empacotamento avançado? Entendendo CoWoS, SoIC e InFO

O termo empacotamento avançado descreve um conjunto de tecnologias que integram múltiplos dies de silício em um único package, criando sistemas que transcendem as limitações físicas e econômicas da litografia monolítica. Enquanto a lei de Moore tradicional buscava reduzir o tamanho dos transistores, o empacotamento avançado busca multiplicar a funcionalidade combinando dies especializados: uma GPU de computação massiva, pilhas de memória HBM de altíssima largura de banda, interfaces de rede e blocos de E/S. A TSMC organiza essas tecnologias sob a marca 3DFabric, que se divide em três frentes principais: CoWoS para integração 2.5D, SoIC para empilhamento 3D e InFO para fan-out de baixo custo e alta densidade.

O CoWoS (Chip-on-Wafer-on-Substrate) é a tecnologia que viabilizou a era da IA. Ela utiliza um interposer de silício — uma espécie de “placa-mãe em escala microscópica” — que serve de ponte entre a GPU e as pilhas de HBM. Esse interposer é fabricado com litografia avançada e contém milhares de microbumps e trilhas de interconexão com espaçamento na casa de dezenas de micrômetros. A GPU e as memórias são montadas sobre esse interposer, que por sua vez é conectado ao substrato orgânico final. O resultado é uma largura de banda imensa entre compute e memória, com consumo energético drasticamente inferior ao que seria possível com interconexões tradicionais via PCB.

Já o SoIC (System on Integrated Chips) representa a evolução 3D: em vez de lado a lado, os dies são empilhados verticalmente usando bonding híbrido de cobre, uma técnica que funde as camadas de metal dos dies sem necessidade de microbumps tradicionais. Isso reduz drasticamente a distância elétrica entre camadas, melhora a eficiência energética e permite densidades de interconexão centenas de vezes superiores ao 2.5D. A AMD já utiliza SoIC no seu 3D V-Cache para processadores Ryzen e EPYC, e a expectativa é que a NVIDIA adote a tecnologia com mais intensidade nas gerações Feynman e posteriores, previstas para o final de 2028.

A tabela a seguir resume as principais tecnologias de empacotamento da TSMC e seus casos de uso típicos:

O ponto central é que essas tecnologias não competem entre si, mas se complementam dentro do ecossistema 3DFabric. Um acelerador de IA de próxima geração pode combinar CoWoS para interconectar GPU e HBM no plano horizontal com SoIC para empilhar cache SRAM diretamente sobre o die de computação. Essa integração híbrida é o que permite que a NVIDIA projete GPUs como a Rubin Ultra e a futura Feynman com contagens de transistores que ultrapassam 200 bilhões em um único package, escalando performance sem depender exclusivamente da redução dimensional dos transistores.

Por que o TSMC NVIDIA empacotamento avançado virou o gargalo da era da IA

A explicação para o gargalo está na interseção entre demanda e capacidade. A TSMC é a única fundição do mundo capaz de produzir interposers de silício com a escala e a confiabilidade exigidas para aceleradores de IA de alto desempenho. A capacidade de CoWoS foi ampliada de forma agressiva nos últimos três anos — com investimentos que se somam ao capex anual de US$ 40 a 50 bilhões da empresa —, mas ainda assim insuficiente para atender à demanda simultânea de NVIDIA, AMD, Google, AWS, Microsoft, Broadcom e outras empresas que disputam a mesma janela de capacidade. Cada GPU de data center moderna usa um interposer de grandes dimensões, o que consome mais área útil por unidade do que dezenas de chips convencionais.

A matemática é implacável. Um wafer de silício tem área finita, e um interposer de 5,5x reticle ocupa uma fração significativa desse wafer. Enquanto um wafer pode render centenas de processadores móveis, o mesmo wafer pode render apenas algumas dezenas de interposers para GPUs de IA. Multiplique isso pela demanda explosiva de treinamento de modelos de linguagem, inferência em escala e aplicações de agências autônomas, e você terá o cenário de escassez que marcou o mercado desde o lançamento do ChatGPT e que persiste em 2026, mesmo com toda a ampliação de capacidade em Taiwan, Arizona e novas plantas planejadas.

Os dependentes dessa capacidade formam a elite da indústria de IA. A NVIDIA é a cliente mais visível, com as famílias Hopper, Blackwell, Vera Rubin e a futura Feynman todas dependentes de CoWoS. A AMD compete diretamente com a linha Instinct (MI300, MI350, MI400), usando tanto CoWoS quanto SoIC. Os hyperscalers Google (TPU v6/v7), AWS (Trainium e Inferentia) e Microsoft (Maia) também contratam a mesma capacidade de empacotamento para seus aceleradores customizados. A Apple utiliza InFO e SoIC em seus processadores móveis e de desktop, adicionando mais pressão sobre as linhas de packaging da TSMC.

Aqui está a lista dos principais dependentes do empacotamento avançado da TSMC:

• NVIDIA: GPUs H100, H200, B200, B300, Rubin, Feynman — CoWoS intensivo
• AMD: aceleradores Instinct MI300/MI400 e 3D V-Cache via SoIC
• Google: TPU v6 e v7 para data centers próprios — CoWoS
• AWS: Trainium 2 e Inferentia 2 — CoWoS
• Microsoft: Maia 100 e sucessores — CoWoS
• Broadcom: aceleradores customizados para múltiplos clientes — CoWoS
• Apple: processadores A20 Pro (2nm), M6 e futuros — InFO + SoIC

O resultado é que a capacidade de packaging se tornou um ativo estratégico mais escasso do que a própria litografia em alguns momentos. Enquanto a TSMC tem múltiplas fábricas de nós de ponta (Fab 18 em Tainan, Fab 21 no Arizona), as linhas de CoWoS e SoIC estão concentradas em um número menor de instalações especializadas. A expansão dessas linhas exige equipamentos caríssimos, cleanrooms adicionais e engenheiros altamente especializados — o que torna a ampliação mais lenta e complexa do que a de uma fábrica convencional de wafers.

SoIC: a terceira dimensão que está redefinindo os limites do silício

Se o CoWoS domina o presente, o SoIC é a aposta de futuro da TSMC e do empacotamento avançado. A tecnologia utiliza bonding híbrido de cobre para unir dies com tanta precisão que as camadas de metal se fundem diretamente, criando uma conexão elétrica quase sem resistência. A densidade de interconexão do SoIC é ordens de magnitude superior à do CoWoS 2.5D, permitindo comunicação entre dies a velocidades e latências que se aproximam das de um único die monolítico. Isso abre possibilidades que vão muito além do que a redução de nanômetros pode oferecer.

O caso de uso mais conhecido é o 3D V-Cache da AMD, que empilha um die de cache SRAM de 64MB diretamente sobre os núcleos de processamento dos Ryzen e EPYC. O resultado é um aumento dramático na capacidade de cache L3 sem aumentar a pegada física do processador, melhorando o desempenho em cargas de trabalho que dependem de baixa latência e alta taxa de acerto de cache. Para a NVIDIA, a expectativa é que o SoIC seja usado nas gerações Feynman (H2 2028) e posteriores para empilhar cache, blocos de lógica especializada e até mesmo memória de trabalho de forma mais agressiva.

A TSMC também está desenvolvendo o SoIC-P, uma variante que combina bonding híbrido com microbumps para geometrias maiores, equilibrando custo e densidade. Essa flexibilidade permite que a fundição atenda tanto clientes de ultra-alta performance quanto clientes que precisam de soluções mais acessíveis. O empacotamento avançado da TSMC, nesse sentido, não é um produto único, mas um espectro completo de opções que vão do InFO de custo otimizado ao SoIC de densidade extrema.

A combinação de CoWoS + SoIC em um mesmo package está no roadmap da TSMC para os próximos anos. Em vez de escolher entre empilhamento 2.5D e 3D, os projetistas poderão usar ambos simultaneamente: SoIC para empilhar cache e blocos de lógica de alta intensidade de interconexão, e CoWoS para interligar GPU, HBM e interfaces de rede no plano horizontal. Esse modelo híbrido é essencial para as futuras GPUs de treinamento que a NVIDIA planeja lançar com a arquitetura Feynman, que também impulsionará a adoção de CPO (co-packaged optics) — uma mudança arquitetural que integra transceivers ópticos diretamente no package do chip, reduzindo o gargalo de E/S em escalas de rack de 1 megawatt.

O investimento da TSMC em SoIC não está isolado. A empresa garantiu terrenos em Taiwan para duas fábricas de 1.4nm (A14) e uma instalação de panel-level packaging, que representa a próxima fronteira do empacotamento avançado: em vez de wafers redondos, painéis retangulares maiores que permitem econômica escala em interposers gigantes. A produção piloto de 1.4nm está prevista para H2 2027, sinalizando que o roadmap de empacotamento e litografia caminha de forma totalmente sincronizada.

TSMC NVIDIA empacotamento avançado: impacto em preços e disponibilidade de GPUs

O elo entre empacotamento avançado e preços finais de GPUs é direto e brutal. Quando a capacidade de CoWoS estava no seu pico de escassez, em 2024 e 2025, o custo de um acelerador NVIDIA H100 no mercado spot chegou a ultrapassar US$ 50 mil em alguns casos, com prazos de entrega superiores a seis meses. Mesmo com a expansão de capacidade em 2026, o preço de um servidor de IA completo baseado em GPUs de última geração permanece na casa de US$ 1 milhão a US$ 4 milhões, dependendo da configuração de HBM e da densidade por rack.

O anúncio do yield de 98% no CoWoS deve contribuir para uma moderação gradual nos custos de produção. Cada ponto percentual de yield recuperado representa menos wafers desperdiçados, o que se traduz em menor custo por package bom. Além disso, a expansão do retículo de 5,5x para 14x até 2029 permitirá integrar mais funcionalidade em cada interposer, possivelmente reduzindo o custo por transistor integrado. No entanto, isso não significa que os preços cairão no curto prazo: a demanda por treinamento de modelos