TSMC CoWoS: processo de fabricação do packaging que domina a IA

A indústria de semicondutores vive uma transformação silenciosa e profunda: a disputa tecnológica não se resume mais à litografia de nanômetros, mas também ao empacotamento avançado de silício. O TSMC CoWoS processo de fabricação emergiu como a espinha dorsal dos aceleradores de inteligência artificial, conectando GPUs massivas a módulos de memória de alta largura de banda (HBM) com eficiência que nenhum outro empacotamento convencional consegue replicar. Para profissionais de TI no Brasil que acompanham servidores, data centers e infraestrutura de HPC, entender CoWoS é hoje tão estratégico quanto conhecer os sockets de CPUs ou as gerações de PCIe. A capacidade global de CoWoS define quantas unidades de GPUs NVIDIA, AMD e aceleradores customizados de hyperscalers chegam ao mercado — e a que preço.

O contexto é de escassez estrutural. A TSMC domina cerca de 90% dos chips de ponta e é a foundry que fabrica para Apple, NVIDIA, AMD, Qualcomm, MediaTek e Broadcom. No segundo trimestre de 2026, a empresa respondeu por 73% do market share global de pure-play foundries, ampliando a distância para a Samsung Foundry para 66 pontos percentuais, segundo dados da Counterpoint Research. Ao mesmo tempo, a receita de HPC/IA já supera a metade do faturamento da companhia, e o capex anual na casa de US$ 40 a 50 bilhões é o maior da indústria. O gargalo está exatamente no CoWoS: a TSMC expande a capacidade em ritmo acelerado, mas a demanda de aceleradores de IA cresce ainda mais rápido.

Neste sábado, 29 de agosto de 2026, os holofotes se voltam para um anúncio que mobilizou engenheiros e compradores de infraestrutura: a TSMC confirmou publicamente um yield de 98% para alguns produtos CoWoS e delineou planos de expandir a tecnologia para reticles de 14x até 2029. A informação, divulgada pelo Vice-Presidente de Advanced Packaging Technology and Services da TSMC, Ho Chun, e repercutida pela imprensa técnica, valida a maturidade de uma tecnologia que há poucos anos era tratada como limitada a nichos. Para o leitor brasileiro, o recado é direto: o ciclo de upgrades de GPUs e aceleradores está prestes a mudar de patamar — e planejar a aquisição de hardware exige enxergar além do silício bruto.

O histórico do CoWoS remonta a 2011, quando a TSMC introduziu o conceito de chip-on-wafer-on-substrate como uma alternativa para contornar os limites do monolithic scaling. A ideia central era simples na teoria e brutal na execução: unir múltiplos dies de lógica e memória sobre um interposer de silício, permitindo comunicação em altíssima densidade e com consumo muito inferior ao de soluções no substrate orgânico tradicional. A NVIDIA, com suas GPUs para data center, e a AMD, com os aceleradores Instinct, tornaram-se os principais catalisadores da adoção. Hoje, o CoWoS é o padrão de referência para qualquer acelerador de IA que ultrapasse a marca de centenas de bilhões de transistores.

Ao longo deste post técnico, você vai entender em profundidade como funciona o TSMC CoWoS processo de fabricação, por que ele é o gargalo central da era da IA, como a empresa está expandindo capacidade globalmente, como a concorrência (Samsung Foundry, Intel Foundry, SMIC) tenta reagir e qual é o impacto prático para preços, disponibilidade e ciclos de atualização de hardware no Brasil. A abordagem é orientada a profissionais de TI e entusiastas que precisam tomar decisões de compra com base em engenharia, não em hype.

O que aconteceu: yield de 98% e a confirmação do CoWoS como infraestrutura crítica

A notícia mais impactante do período vem diretamente da TSMC. Durante um evento técnico, o Vice-Presidente de Advanced Packaging Technology and Services, Ho Chun, revelou que a companhia alcançou 98% de yield em parte de sua linha de produtos empacotados com CoWoS. O número impressiona porque se refere a produtos de IA de alta complexidade, que envolvem tecnologia de reticle de 5,5x — ou seja, uma área de interposer significativamente maior do que a de um único reticle litográfico convencional. Alcançar 98% nesse contexto significa que as placas de silício de interposer, a montagem de dies e a integração com HBM atingiram um nível de controle de defeitos que poucos processos de fabricação de qualquer segmento conseguem ostentar.

O anúncio tem consequências práticas importantes. Yield de 98% em uma linha de produção de packaging reduz o custo unitário efetivo, aumenta a previsibilidade de entrega e permite à TSMC negociar contratos com maior segurança — e, para os clientes finais, abre caminho para preços menos voláteis em aceleração de IA no médio prazo. O executivo também confirmou que a TSMC planeja expandir a tecnologia CoWoS para reticles de 14x até 2029, uma evolução que permitirá empacotar um número ainda maior de dies de computação e stacks de memória em um único substrato, algo essencial para as próximas gerações de aceleradores de treinamento e inferência.

Ao mesmo tempo, dados de exportação compilados pelo SemiAnalysis Chipbook sugerem que a Intel pode estar ganhando participação no empacotamento avançado, justamente porque a demanda por CoWoS sobrecarrega a capacidade da TSMC. O fenômeno é clássico em gargalos de infraestrutura: quando a líder não consegue suprir toda a demanda, clientes buscam alternativas, e a concorrência encontra espaço para crescer. Para o mercado, isso significa que o ecossistema de packaging 2.5D está se tornando menos dependente de um único fornecedor — embora a TSMC continue absoluta em escala e maturidade.

Outro dado financeiro chama a atenção e ilumina o custo humano da guerra por talentos em IA: no segundo trimestre de 2026, a TSMC pagou NT$ 36 bilhões em bônus, um salto de 50,6% sobre o ano anterior, enquanto a receita avançou 36%. Os bônus representaram cerca de 4% do lucro operacional. A disputa por engenheiros de packaging, litografia e integração de sistemas é intensa, e a TSMC está pagando caro para reter quem domina o CoWoS internamente.

Do lado da cadeia de suprimentos, a Nichias Corporation, fornecedora japonesa direta da TSMC, iniciou a construção de uma fábrica de tubos de PFA fluoropolímero em Hsinchu, com produção prevista para início de 2027. Esses tubos são usados nos sistemas de distribuição de produtos químicos das fábricas de semicondutores, e a eliminação do gargalo transoceânico é mais um sinal de que a TSMC está blindando cada elo da cadeia para sustentar a expansão de capacidade, inclusive do processo CoWoS.

O que é o TSMC CoWoS processo de fabricação

O termo CoWoS é a sigla para Chip-on-Wafer-on-Substrate. O nome descreve a arquitetura em camadas: primeiro, os dies de computação (como uma GPU de data center) e os stacks de memória HBM são montados sobre uma lâmina (wafer) de silício — o interposer. Em seguida, esse conjunto é ligado a um substrato orgânico maior, que por sua vez é conectado ao package final e à placa. O interposer de silício atua como uma ponte de altíssima densidade, permitindo milhares de conexões entre a lógica e a memória em um espaço mínimo, com integridade de sinal muito superior à de um substrate orgânico convencional.

Para entender a importância do TSMC CoWoS processo de fabricação, é útil comparar com a alternativa tradicional: montar a GPU e a memória diretamente no substrate orgânico. Nesse cenário, a densidade de interconexões é drasticamente menor, o que limita a largura de banda efetiva entre os dies e aumenta o consumo de energia em altas taxas de transferência. O interposer de silício resolve esse problema porque é fabricado com as mesmas técnicas de litografia usadas em chips, mas com uma camada de roteamento de interconexões extremamente densa, com pitches de dezenas de micrômetros ou menos.

A TSMC organiza suas ofertas de empacotamento avançado sob a marca 3DFabric. Dentro desse guarda-chuva, há três categorias principais:

• CoWoS: integração 2.5D com interposer de silício — a espinha dorsal dos aceleradores de IA.
• SoIC: empilhamento 3D de dies com conexões wafer-on-wafer ou chip-on-wafer, usado no 3D V-Cache da AMD.
• InFO: tecnologia fan-out usada nos chips da Apple, ideal para dispositivos móveis de alto volume e menor custo.

O CoWoS em si se desdobra em variantes como CoWoS-S (com interposer de silício padrão), CoWoS-R (com interposer orgânico reforçado) e CoWoS-L (com interposer híbrido e bridges de silício localizadas). Cada variante atende a diferentes requisitos de área, custo e densidade, mas todas compartilham o princípio de separar a fabricação dos dies da rota de interconexão de alta densidade.

A evolução do processo CoWoS está diretamente atrelada ao tamanho do reticle. Um reticle litográfico é a área máxima que um scanner consegue projetar em uma única exposição. O CoWoS de 5,5x reticle size, citado por Ho Chun, permite interposers que combinam múltiplas áreas de reticle, essenciais para GPUs com vários dies e grandes quantidades de HBM. O roadmap até 2029 prevê saltos para 14x reticle size, abrindo caminho para verdadeiros “supercomputadores em um package”, com dezenas de dies logicamente integrados.

Arquitetura do TSMC CoWoS processo de fabricação: do interposer ao HBM

A arquitetura de um pacote CoWoS envolve quatro camadas físicas fundamentais: o substrato orgânico (base), o interposer de silício (camada de roteamento denso), os dies de computação (como a GPU) e os stacks de HBM (memória empilhada). O substrato orgânico é responsável por distribuir energia e sinal entre o package e a placa-mãe, enquanto o interposer conecta lateralmente a GPU e as HBM em distâncias de décimos de milímetro.

A grande vantagem do interposer de silício é a possibilidade de fabricar milhares de microbumps e vias com pitch de 35 µm a 55 µm, muito abaixo do que um substrate orgânico convencional consegue oferecer. Essa densidade de conexões permite que um acelerador de IA atinja larguras de banda de memória na casa de 3 TB/s a 8 TB/s, dependendo do número de stacks de HBM e da geração. Sem o CoWoS, a largura de banda disponível cairia para 30% a 50% desse valor, inviabilizando o treinamento de modelos com dezenas de bilhões de parâmetros.

A TSMC trata o interposer como um “wafer de chips”: ele é processado em fábricas de silício, com etapas de litografia, deposição e CMP (chemical mechanical polishing) semelhantes às de um nó de processo, mas com foco em interconexão em vez de transistores. Depois, os dies são montados sobre o interposer por meio de thermal compression bonding ou mass reflow, técnicas que exigem controle rígido de alinhamento e temperatura para evitar microfraturas ou warpage do pacote.

Um ponto crítico no TSMC CoWoS processo de fabricação é o gerenciamento térmico. Com múltiplos dies de alta potência confinados em um único package, a dissipação de calor se torna um desafio de primeira ordem. Pesquisadores da Universidade de Michigan-Dearborn publicaram em agosto de 2026 um estudo sobre design generativo de canais de resfriamento líquido para pacotes 2.5D e 3D, demonstrando topologias otimizadas para um multichip package de 2,7 kW com duas GPUs e uma CPU. Esse tipo de pesquisa reforça o caminho para soluções de refrigeração líquida integradas ao design do CoWoS.

A evolução para reticle de 14x até 2029 impõe desafios adicionais: quanto maior a área do interposer, mais suscetível o pacote fica a variações de tensão mecânica, dilatação térmica diferencial e defeitos de litografia. O yield de 98% anunciado para o reticle de 5,5x sugere que a TSMC já dominou o escalonamento intermediário e está pronta para avançar a passos firmes rumo a áreas ainda maiores. A integração de bridges de silício localizadas no CoWoS-L é um dos mecanismos que permitirão contornar as limitações de interposers monolíticos gigantes.

O nó de processo por trás do TSMC CoWoS processo de fabricação

Embora o CoWoS seja uma tecnologia de empacotamento, sua evolução caminha de mãos dadas com os nós de processo da TSMC. O interposer é fabricado com litografia madura, mas os dies de computação empacotados por CoWoS são produzidos nos nós mais avançados da companhia: N3 (3nm FinFET), em produção desde 2022, e N2 (2nm gate-all-around/nanosheet), com produção em massa a partir do segundo semestre de 2025. Cada salto de nó oferece ganhos de 10% a 15% em performance ou 25% a 30% de redução de consumo, além de maior densidade de transistores.

O roadmap da TSMC se estende até o A14 em 2028, passando pelo A16 (1.6nm) em 2026, que introduz a tecnologia Super Power Rail com alimentação pela parte traseira do wafer. Essa combinação de nanosheet e backside power delivery é considerada o próximo salto arquitetural após o FinFET, e terá impacto direto na eficiência dos aceleradores de IA empacotados em CoWoS. A alimentação traseira reduz quedas de tensão e libera espaço na parte frontal para o roteamento de sinais, o que melhora tanto o consumo quanto a densidade de interconexões entre os dies.

Para os nós de processo, a tabela a seguir resume o estado da arte da TSMC e sua correlação com os produtos finais:

Cada avanço de nó aumenta a densidade de transistores e, consequentemente, a pressão sobre o empacotamento. Um chip de IA no nó N3 pode ultrapassar 200 bilhões de transistores, e no N2 essa marca deve crescer ainda mais. O CoWoS é a ponte que permite a esses dies conversarem com HBM sem desperdiçar a vantagem de densidade conquistada no front-end.

Do ponto de vista de custo, o preço de wafer de ponta está em alta constante. O N2 é estimado acima de US$ 30 mil por wafer, e o CoWoS adiciona custos significativos de empacotamento — especialmente nas variantes com interposer de silício de grande área. Isso se reflete nos preços finais de aceleradores: uma única GPU de data center pode custar dezenas de milhares de dólares, e grande parte desse custo está na combinação de nó avançado + CoWoS + HBM.

Expansão de capacidade do TSMC CoWoS processo de fabricação no mundo

A capacidade global de CoWoS é o recurso mais disputado da indústria de semicondutores em 2026. A TSMC tem ampliado linhas de empacotamento em Taiwan — Hsinchu, Tainan e Taichung — e sinalizado planos para levar capacidades de packaging avançado aos Estados Unidos. A fábrica Fab 21 no Arizona, inicialmente voltada para N4, já respondeu por mais de 4% das vendas do grupo no segundo trimestre de 2026, e o roadmap local inclui N3, N2 e, futuramente, packaging avançado.

O investimento total anunciado pela TSMC nos EUA chega a US$ 165 bilhões, um valor que reflete tanto a dimensão do programa de diversificação geográfica quanto o custo real de construir capacidade de ponta fora de Taiwan. Os EUA, por meio do CHIPS Act, subsidiam parte dessa expansão, mas os custos operacionais no Arizona permanecem mais altos do que em Taiwan — e isso se traduz em pressão sobre os preços. Ainda assim, do ponto de vista estratégico, a redundância geográfica vale cada dólar: em um mundo de tensões geopolíticas, ter packaging CoWoS fora de Taiwan reduz o risco de interrupção da cadeia.

No Japão, a fábrica JASM em Kumamoto, parceria com Sony e Denso, concentra-se em nós maduros e especialidade, mas fortalece o ecossistema de fornecedores da TSMC na Ásia. Na Alemanha, a ESMC em Dresden, com Bosch, Infineon e NXP, tem foco automotivo. Na China, as operações em Nanjing se limitam a nós maduros, em conformidade com as restrições de exportação dos EUA. A expansão de capacidade para o CoWoS em si permanece concentrada em Taiwan nos próximos anos, com os EUA como segunda frente.

O gargalo de packaging não é apenas uma questão de litografia: ele envolve equipamentos de thermal compression bonding, limpeza de interposers, manuseio de wafers finos e testes de integridade de sinal em alta velocidade. A TSMC tem assegurado suprimentos de longo prazo para essas ferramentas, e a nova fábrica da Nichias em Hsinchu para tubos de PFA fluoropolímero é um exemplo de como até mesmo componentes aparentemente periféricos podem se tornar críticos. Um único atraso na entrega de tubos químicos pode paralisar uma linha inteira de CoWoS.

Para o mercado brasileiro, a implicação é clara: a disponibilidade de GPUs e aceleradores importados continua sujeita a ciclos de escassez gerados pela capacidade global de CoWoS. Empresas que operam data centers no Brasil — ou que planejam projetos de IA — devem incorporar prazos de entrega alongados e revisões de preço em função da demanda global, não apenas da demanda local.

TSMC CoWoS processo de fabricação vs. concorrentes: Samsung, Intel e SMIC

A concorrência em empacotamento avançado está esquentando. A Samsung Foundry trabalha em seu nó 2nm GAA, mas os yields ainda estão distantes dos da TSMC, e a empresa não possui uma oferta de interposer 2.5D com a mesma escala do CoWoS. A Intel Foundry, com sua tecnologia 18A e o programa de packaging EMIB/Foveros, desponta como a