TSMC CoWoS chips de IA: 98% de yield e plano até 14x reticle

Na quarta-feira, 19 de agosto de 2026, a Taiwan Semiconductor Manufacturing Company (TSMC) segue como o epicentro físico da inteligência artificial. A empresa que responde por aproximadamente dois terços do mercado global de foundry e por perto de 90% da fabricação de chips de ponta vive um momento em que a receita de HPC/IA já supera 50% do faturamento. O coração desse ciclo não está apenas na litografia: a etapa de packaging avançado — e, dentro dela, a tecnologia CoWoS (Chip-on-Wafer-on-Substrate) — virou o gargalo mais disputado da cadeia de suprimentos. O anúncio mais recente de rendimento de 98% em alguns produtos TSMC CoWoS chips de IA e a rota de expansão do interposer de 5,5x reticle size para 14x até 2029 sinalizam uma mudança estrutural: a indústria não está apenas espremendo nanômetros, está reordenando como GPUs e memórias HBM são montadas em um único pacote.

O contexto para o leitor brasileiro é direto. Semicondutores movem datacenters, servidores, estações de trabalho, switches, storage e — cada vez mais — a infraestrutura de inferência e treinamento de IA. A escassez de capacidade de CoWoS se traduz em prazos de entrega maiores, lotes menores, preços de aceleradores em alta e contratos de fornecimento mais rígidos. Para quem administra compras de TI, entender o que acontece na TSMC deixou de ser curiosidade acadêmica: é planejamento operacional. A JRT Technology Solutions acompanha esse roadmap justamente para orientar clientes corporativos em decisões de compra e ciclos de atualização de hardware, especialmente quando envolve GPUs, servidores de IA e infraestrutura de datacenter.

O ciclo atual nasce de um desequilíbrio raro. A TSMC opera com capex anual na casa de US$ 40–50 bilhões, o maior da indústria, e ainda assim a demanda por capacidade de packaging avançado supera a oferta. Relatórios recentes apontam que a Intel pode estar ganhando participação em packaging justamente porque a própria TSMC não dá conta de toda a demanda. Paralelamente, a operação da TSMC no Arizona registrou lucro 663% maior no primeiro semestre de 2026 em relação ao ano anterior, enquanto a empresa garantiu terreno em Taiwan para duas plantas de 1,4 nm e uma unidade de painel-level packaging. São sinais de que a fábrica está escalando onde o dinheiro da IA aponta.

Historicamente, a TSMC foi fundada em 1987 por Morris Chang, em Hsinchu, Taiwan, como uma foundry pura: fabrica para terceiros e não compete com seus clientes. Esse modelo a colocou no centro do ecossistema de Apple, NVIDIA, AMD, Qualcomm, MediaTek, Broadcom e até Intel. Nos nós de processo, a empresa passou do N3 (3 nm, FinFET) para o N2 (2 nm, GAA/nanosheet) em produção a partir do segundo semestre de 2025, e avança para o A16 (1,6 nm) com Super Power Rail, e depois o A14, em 2028. Mas o golpe de marketing mais relevante agora é outro: a TSMC detém a infraestrutura de 3DFabric que une CoWoS, SoIC e InFO, e é o domínio dessa família de embalagens que mantém os aceleradores de IA viáveis.

Este artigo técnico analisa os desdobramentos do anúncio, a física do CoWoS, o impacto em preços e prazos, o comparativo de foundries, o roadmap até 2029, as implicações para o mercado brasileiro e as recomendações práticas para quem planeja adquirir servidores e GPUs de IA. Ao final, a JRT Technology Solutions traz um resumo editorial e um call-to-action para departamentos de TI que enfrentam decisões de investimento em infraestrutura.

TSMC CoWoS chips de IA: o anúncio de 98% de yield e a rota até 14x reticle

A notícia que agita a cadeia de suprimentos veio de Ho Chun, vice-presidente de Advanced Packaging Technology and Services da TSMC. Segundo ele, a empresa alcançou 98% de yield para alguns produtos de IA embalados via CoWoS. O dado é importante porque packaging nunca foi trivial: interposers de silício grandes introduzem defeitos, empenamento de wafer, problemas térmicos e perdas de rendimento. Um yield de 98% indica uma maturidade de processo que reduz o custo por bom die e acelera a saída de lotes. O detalhe técnico: esse yield foi reportado para a tecnologia que usa reticle size de 5,5x, uma medida ligada ao limite de campo de exposição da litografia. Ho Chun afirmou ainda que a TSMC planeja expandir o CoWoS para 14x reticle size até 2029, um salto de integração que permitirá packages com mais dies, interposers maiores e topologias heterogêneas mais complexas.

O anúncio não é apenas um número de laboratório. Ele foi noticiado em conjunto com dados do SemiAnalysis Chipbook indicando que a Intel pode estar ganhando participação em packaging justamente porque a demanda por CoWoS está desbordando. A TSMC, mesmo com rendimento alto, não consegue atender a todos os pedidos. Isso abre espaço para soluções de packaging concorrentes, como a família de embalagens avançadas da Intel Foundry, incluindo EMIB e Foveros, e até para as iniciativas da Samsung. A escassez de interposers é tão séria que os hyperscalers e fabricantes de chips disputam capacidade com contratos de longo prazo, pagando antecipadamente por espaço em linhas de packaging.

Também pesa o contexto da notícia sobre a Apple. Um relatório anterior sugeriu que a TSMC estaria retendo US$ 1 bilhão em chips A20 Pro por falta de DRAM, mas analistas como Ming-Chi Kuo refutaram a interpretação, argumentando que Apple e TSMC têm planejamento operacional integrado com pelo menos três meses de antecedência. Especialistas taiwaneses acrescentaram que a TSMC poderia, em tese, redirecionar linhas de produção para IA caso houvesse acúmulo de inventário de chips de smartphone. Essa flexibilidade é um ativo estratégico: quando a demanda de IA é prioritária, as linhas de CoWoS recebem mais wafers, e outros produtos migram para outros nós ou instalações.

O anúncio sinaliza, portanto, três coisas. Primeira, o ciclo de IA continua acelerando e consumindo capacidade de embalagem avançada em velocidade superior à expansão da oferta. Segunda, a TSMC está disposta a dobrar a aposta em CoWoS como motor de receita, projetando interposers maiores e mais complexos. Terceira, concorrentes encontram uma janela de oportunidade em packaging — mas ainda não na litografia de ponta, onde a TSMC permanece soberana. Para o profissional de infraestrutura, o recado é claro: o prazo e o preço dos servidores de IA continuarão pressionados, independentemente de avanços de yield.

O que é TSMC CoWoS chips de IA: packaging 2.5D no coração dos aceleradores

CoWoS é a sigla para Chip-on-Wafer-on-Substrate. Na prática, é uma técnica de packaging 2,5D que usa um interposer de silício como camada intermediária entre os dies de lógica e o substrato orgânico. Em um acelerador de IA típico, a GPU, as memórias HBM e outros chiplets são montados sobre o interposer, que redistribui trilhas de altíssima densidade e permite a comunicação entre chips em distâncias curtas, com milhares de sinais. Sem o interposer, a integração de GPU e HBM em um único pacote seria inviável nas larguras de banda exigidas por modelos com trilhões de parâmetros.

A TSMC enxerga o packaging como parte de sua plataforma 3DFabric. Dentro dela, o CoWoS é a solução para montagem lateral de chips sobre interposer; o SoIC faz o empilhamento 3D de dies, como o 3D V-Cache da AMD; e o InFO é o fan-out integrado usado nos processadores da Apple. Cada um atende a um perfil de integração. O CoWoS, porém, é o que aparece em praticamente todas as GPUs de datacenter da NVIDIA e da AMD, além de aceleradores customizados baseados em ASIC. A tabela abaixo resume as tecnologias da plataforma 3DFabric e seus casos de uso.

A relevância do CoWoS cresceu porque os aceleradores de IA modernos não são mais um único die monolítico. Um pacote pode conter oito ou mais stacks de HBM, uma GPU de grande área, pontes de I/O e circuitos auxiliares. O interposer precisa ser grande o suficiente para receber esses componentes e, ao mesmo tempo, manter a integridade de sinal. A expansão de 5,5x reticle size para 14x reflete exatamente essa necessidade: quanto maior o interposer, mais memória e mais dies de lógica podem ser integrados, aproximando o packaging de uma miniatura de sistema completo.

Do ponto de vista de processo, o interposer de CoWoS é fabricado com litografia madura, mas em wafers de grande área, e exige técnicas de redistribution layer (RDL), microbumps, underfill e gerenciamento térmico agressivo. O yield de 98% divulgado pela TSMC se refere a produtos específicos, não a toda a carteira, mas ainda assim mostra que a curva de aprendizado do packaging está evoluindo. Cada ponto percentual de yield em um interposer grande se traduz em milhares de dólares de custo evitado por lote.

Por que importa: como TSMC CoWoS chips de IA define preços e prazos de GPUs

O gargalo de CoWoS é hoje um dos principais formadores de preço da cadeia de IA. A NVIDIA e a AMD, por exemplo, dependem da TSMC não apenas para a fabricação dos dies de GPU em nós avançados, mas também para a montagem final dos pacotes. Quando a capacidade de CoWoS está saturada, os pedidos de aceleradores ficam enfileirados.