TSMC CoWoS geopolítica: a encruzilhada do silício global

O ecossistema de semicondutores vive uma tempestade perfeita: de um lado, a demanda por aceleradores de IA cresce em ritmo exponencial; de outro, a TSMC CoWoS geopolítica se tornou o ponto de estrangulamento mais vigiado do planeta. A Taiwan Semiconductor Manufacturing Company (TSMC) controla cerca de dois terços do mercado global de foundry e aproximadamente 90% da produção de chips de ponta. Seu empacotamento avançado CoWoS (Chip-on-Wafer-on-Substrate) é hoje o método dominante para unir GPUs de alta performance e memória HBM em um único pacote — e é exatamente aí que a geopolítica encontra a engenharia de semicondutores. Para o leitor brasileiro, gestor de infraestrutura ou tomador de decisão em TI, entender esse cruzamento é essencial: prazos de entrega, preços de servidores, GPUs e até planos de capacidade de data centers no Brasil são afetados por decisões tomadas em Hsinchu, Washington, Pequim e Dresden. Neste post, vamos destrinchar os anúncios recentes da TSMC, o funcionamento técnico do CoWoS, o cenário competitivo entre foundries, as restrições de exportação, a expansão global e os cenários práticos para empresas brasileiras. Na JRT Technology Solutions acompanhamos o roadmap da indústria para orientar clientes corporativos em decisões de compra e ciclos de atualização de hardware — e é com esse olhar técnico que analisamos o cenário.

O pano de fundo é a explosão da IA generativa e do HPC. A receita de HPC/IA da TSMC já supera 50% do faturamento, com NVIDIA e AMD disputando capacidade. O capex anual da empresa gira na casa de US$ 40 a 50 bilhões, o maior da indústria de semicondutores. No segundo trimestre de 2026, dados indicam que a demanda por equipamentos de fabricação da TSMC quase dobrou em nove meses, atingindo 1,9 vezes a linha de base de dezembro de 2025, conforme divulgado pelo vice-co-COO Cliff Hou no SEMICON Taiwan 2026. Esse movimento empurra o capex da companhia para perto de US$ 64 bilhões em 2026, com escassez de ferramentas de litografia e de trabalhadores de construção civil. Enquanto isso, os bônus da TSMC cresceram 50,6% no segundo trimestre, superando o crescimento da receita de 36%, sinal da guerra por talentos na era da IA. Esses números mostram que o gargalo não é apenas de silício: é de equipamentos, pessoas e, principalmente, de empacotamento avançado. O CoWoS é o elo que transforma múltiplos dies em um acelerador funcional — e a demanda por essa etapa segue muito acima da oferta.

O histórico do CoWoS remonta à década de 2010, quando a TSMC desenvolveu a tecnologia de interposer de silício para clientes de GPU. O conceito é simples na descrição e brutal na execução: chips de lógica e memória são montados lado a lado sobre um interposer de silício, que por sua vez se conecta a um substrato orgânico. Isso permite largura de banda enorme entre GPU e HBM, algo impossível nos empacotamentos tradicionais. Com a ascensão da IA, o CoWoS virou o padrão de fato para aceleradores de treinamento e inferência em data centers. Sem ele, a NVIDIA, a AMD e a Broadcom não teriam como entregar os volumes que o mercado exige. E é justamente essa dependência que tornou o CoWoS um ativo geopolítico de primeira ordem.

Ao longo deste post, o leitor vai entender o que mudou nos últimos meses, as especificações técnicas do CoWoS, o posicionamento da TSMC frente a Samsung Foundry, Intel Foundry e SMIC, as implicações das restrições de exportação entre EUA e China, os investimentos de diversificação geográfica e como tudo isso se traduz em preço, disponibilidade e estratégia de hardware no Brasil. Vamos também apresentar cenários para os próximos meses, sem alarmismo, mas com análise técnica baseada em dados públicos e no histórico da indústria.

TSMC CoWoS geopolítica: o anúncio que reacendeu o alerta

Os últimos dias trouxeram um conjunto de sinais que, isolados, parecem apenas notícias corporativas — mas, combinados, desenham um quadro de pressão sobre a capacidade de empacotamento avançado. O primeiro sinal veio do vice-presidente de tecnologia e serviços de empacotamento avançado da TSMC, Ho Chun, que confirmou publicamente rendimento de 98% em alguns produtos de IA empacotados via CoWoS com retículo de 5.5x. A declaração, repercutida pelo Economic Daily e pela imprensa especializada, é um marco técnico: significa que a linha de empacotamento da TSMC está operando com altíssima eficiência para os pacotes mais complexos. Porém, mesmo com 98% de yield, a capacidade instalada segue insuficiente para atender à demanda. A TSMC anunciou planos de expandir a tecnologia CoWoS para retículos de 14x até 2029, o que permitirá integrar ainda mais chiplets e memória por pacote.

O segundo sinal é a aproximação da Intel no segmento de packaging avançado. Dados do SemiAnalysis Chipbook sugerem que a Intel pode estar ganhando participação de mercado em empacotamento para IA, justamente porque a demanda por CoWoS está sobrecarregada. A Intel possui tecnologias próprias como EMIB e Foveros, e tem buscado posicionar sua foundry como alternativa viável para clientes que não conseguem alocar capacidade na TSMC. Esse movimento é relevante: até pouco tempo atrás, a TSMC era vista como a única opção confiável em alto volume para packaging de aceleradores. A abertura de uma segunda fonte, mesmo que limitada, altera a dinâmica de preços e prazos.

O terceiro sinal é a escalada de custos e bônus. As declarações de gastos da TSMC mostram que os bônus do segundo trimestre atingiram NT$ 36 bilhões, um salto de 50,6% sobre o ano anterior, enquanto a receita trimestral avançou 36%, para NT$ 1,2 trilhão. Isso significa que a companhia está pagando mais por talento qualificado, especialmente engenheiros de processo, empacotamento e litografia. A escassez de mão de obra qualificada é um dos gargalos menos discutidos, mas mais críticos. A TSMC está construindo 20 fábricas simultaneamente em todo o mundo, e a demanda por trabalhadores de construção civil e operadores de sala limpa não tem sido atendida com facilidade. O resultado é um risco de atraso na expansão de capacidade, o que, por sua vez, pressiona os preços dos chips.

O quarto sinal vem do Arizona. Dados do Bank of America indicam que a fábrica da TSMC no Arizona já representa mais de 4% das vendas do grupo no segundo trimestre de 2026. A unidade, que opera na tecnologia N4, está em fase de ramp-up e deve receber linhas de N3, N2 e possivelmente packaging CoWoS no futuro. A geopolítica por trás disso é evidente: os Estados Unidos querem reduzir a dependência de Taiwan para chips de ponta, e o packaging avançado é parte central dessa estratégia. O CHIPS Act e os subsídios associados são o motor dessa diversificação, mas há custos mais altos de construção e operação em solo americano, o que afeta a economia dos chips produzidos lá.

O que é o CoWoS e como ele funciona tecnicamente

O CoWoS (Chip-on-Wafer-on-Substrate) é uma tecnologia de empacotamento 2.5D que integra múltiplos dies em um interposer de silício. O interposer atua como uma ponte de alta densidade de interconexão entre chips de lógica (GPUs, ASICs) e memória HBM. Em um pacote CoWoS típico para IA, você encontra uma ou duas GPUs de grande área, várias pilhas de HBM, e, em alguns casos, chiplets de E/S ou de chaveamento. O interposer permite que esses componentes conversem com latência baixa e largura de banda na casa de terabytes por segundo, algo essencial para treinamento de modelos grandes.

As especificações do CoWoS evoluíram com o tempo. Os primeiros pacotes usavam retículo padrão; hoje, a TSMC trabalha com retículos de 3.5x, 5.5x e planeja 14x. O retículo é a área máxima que um scanner de litografia consegue expor de uma única vez. Para interposers maiores que um retículo, a TSMC usa técnicas de stitching (costura) para unir múltiplas exposições. O rendimento de 98% citado pelo VP Ho Chun refere-se a alguns produtos com retículo de 5.5x, o que é um resultado excepcional em empacotamento avançado. Abaixo, uma tabela resumo das principais variantes e características:

Além do CoWoS, a TSMC mantém outras tecnologias de empacotamento no portfólio 3DFabric. O SoIC é usado para empilhamento 3D de dies, como no 3D V-Cache da AMD. O InFO aparece nos chips da Apple. O CoWoS, porém, concentra a atenção porque é o principal habilitador da infraestrutura de treinamento de IA. Qualquer disrupção nessa tecnologia afeta diretamente a capacidade de entrega de GPUs como as da NVIDIA (H100, H200, B200 e sucessoras) e os ASICs da Broadcom e da AMD.

A cadeia de suprimentos do CoWoS é particularmente sensível. O interposer de silício é produzido em wafers de 300mm, com etapas de fotolitografia, TSV (Through-Silicon Via) e metalização. Cada interposer pode ter milhares de conexões por milímetro quadrado. O substrato orgânico, por sua vez, é fornecido por empresas como Ibiden, Unimicron e Kinsus, e tem sido outro gargalo de capacidade. A integração final exige ferramentas de die bonding, termocompressão e inspeção óptica de altíssima precisão. Por isso, mesmo que a TSMC tenha mais wafers de silício disponíveis, a capacidade de empacotamento CoWoS pode limitar o volume total de aceleradores entregues.

O roadmap técnico da TSMC para empacotamento avança em paralelo aos nós de litografia. Enquanto o N3 (3nm FinFET) está em produção desde 2022 e o N2 (2nm GAA/nanosheet) entra em produção em massa no segundo semestre de 2025, o empacotamento CoWoS também evolui. O nó A16 (1.6nm), previsto para 2026, incluirá nanosheet e Super Power Rail, com alimentação pela parte traseira do wafer. O A14 está no roadmap para 2028. Cada salto de nó entrega cerca de 10 a 15% de ganho de performance ou 25 a 30% de redução de consumo, além de maior densidade. Mas sem o empacotamento adequado, esses ganhos não se traduzem em sistemas de IA competitivos. A integração vertical entre litografia, empacotamento e teste é o que torna a TSMC tão difícil de alcançar.

TSMC CoWoS geopolítica: por que isso importa para usuários e empresas

Para quem opera infraestrutura de TI, o impacto do CoWoS aparece em três frentes: prazo de entrega, preço e arquitetura de capacidade. O tempo entre o pedido de GPUs ou servidores de IA e a entrega efetiva pode chegar a vários trimestres, justamente por causa do gargalo de empacotamento. Empresas que planejam projetos de modernização de data centers, treinamento de modelos próprios ou simplesmente renovação de clusters corporativos precisam incluir esse lead time no planejamento. Na JRT Technology Solutions recomendamos planejar upgrades considerando um horizonte de seis a doze meses para compras de aceleradores de alto desempenho, especialmente quando o projeto envolve GPUs com HBM de última geração.

O preço dos wafers de ponta está em alta constante. O wafer N2, por exemplo, é estimado acima de US$ 30 mil. Esse custo se soma ao do empacotamento, que não é trivial: um pacote CoWoS complexo pode custar centenas ou até milhares de dólares por unidade, dependendo da área do interposer, do número de pilhas HBM e do yield. Como a demanda supera a oferta, a TSMC tem margem para repassar custos e priorizar clientes de maior volume ou contratos de longo prazo. Para o consumidor final e para o data center médio, isso significa que os preços de GPUs de IA permanecem elevados, mesmo com a maturação dos nós de 4nm e 3nm.

Há também uma questão arquitetural: os pacotes CoWoS estão ficando maiores e mais complexos. O roteiro de retículo 14x até 2029 indica que a indústria está caminhando para aceleradores com múltiplas GPUs e pilhas HBM dentro do mesmo pacote. Isso tem implicações para o resfriamento, a alimentação e a densidade de racks nos data centers. Servidores de IA de próxima geração consomem múltiplos kilowatts por nó, e a integração de mais chiplets por pacote tende a concentrar ainda mais calor. Equipes de facilities e engenheiros de data center precisam antecipar o aumento da densidade de potência e de refrigeração líquida.

Para empresas que utilizam serviços de nuvem, o gargalo do CoWoS se traduz em disponibilidade limitada de instâncias de GPU de última geração e em preços de spot elevados. Para aquelas que operam hardware próprio, a decisão de compra muda: em vez de esperar a disponibilidade total, muitas organizações optam por contratos de longo prazo, arrendamento ou por aceleradores de geração anterior que ainda atendem aos requisitos. O ponto central é que a TSMC CoWoS geopolítica não é um tema distante: ela afeta diretamente o TCO (custo total de propriedade) de qualquer iniciativa de IA.

Comparativo de mercado: TSMC, Samsung, Intel Foundry e SMIC

O mercado de foundry de semicondutores é dominado pela TSMC, mas a dinâmica competitiva está mudando, especialmente em empacotamento avançado. A tabela abaixo sintetiza o posicionamento dos principais players em nós de processo, empacotamento e restrições geopolíticas:

O contexto competitivo é moldado por três forças. Primeiro, a capacidade de empacotamento avançado se tornou tão estratégica quanto a litografia. A TSMC investiu pesado em CoWoS porque percebeu, antes dos concorrentes, que a IA demandaria integração heterogênea. A Intel tenta preencher a lacuna com suas tecnologias de ponte de silício, e há espaço para uma segunda fonte, principalmente para clientes que não conseguem slot na TSMC. Segundo, a corrida pelos nós GAA coloca TSMC e Samsung em trajetórias semelhantes, mas com execução diferente. A TSMC mantém vantagem em yield e volume. A Intel Foundry, com o nó 18A, busca reconquistar clientes externos, inclusive a própria NVIDIA e a Amazon, mas ainda precisa provar consistência fabril. Terceiro, a SMIC permanece limitada a litografia DUV, o que a impede de fabricar chips de IA de ponta. Mesmo assim, a China investe em capacidades locais e em empacotamento alternativo para reduzir a dependência.

Para o mercado, a consequência prática é uma hierarquia de fornecedores que não muda da noite para o dia. A TSMC continua sendo a opção primária para aceleradores de IA de alto desempenho. A Samsung é alternativa em alguns nós, mas com menor participação em packaging de IA. A Intel Foundry é a aposta americana para reduzir o risco geopolítico. E a SMIC, embora não compita em nós de ponta, é um lembrete de que a China quer autonomia. O ponto-chave para o leitor é: qualquer decisão de compra de hardware de IA deve considerar não apenas a GPU em si, mas a foundry que a produziu, a tecnologia de empacotamento e a exposição geopolítica da cadeia.

Geopolítica e export controls: a dimensão TSMC CoWoS

O conceito de “escudo de silício” resume a importância estratégica de Taiwan. A ilha concentra a produção de chips de ponta e, mais recentemente, de empacotamento avançado CoWoS. Essa concentração é vista como um risco sistêmico por governos ocidentais: qualquer crise no estreito de Taiwan interromperia a cadeia global de IA. Por isso, os Estados Unidos vêm pressionando a TSMC a diversificar sua base fabril, ao mesmo tempo em que impõem controles de exportação que proíbem a fabricação de chips avançados para clientes chineses sancionados. A TSMC, como foundry pure-play, não decide unilateralmente para quem fabrica: ela segue as regras de exportação dos EUA e de Taiwan.

Essas restrições têm consequências diretas. A Huawei, por exemplo, ficou impedida de acessar os nós de ponta da TSMC, o que levou a China a investir em alternativas locais, como a SMIC e a HiSilicon. O empacotamento CoWoS também está no radar: como a TSMC proíbe o uso de sua